Preview

Цифровая трансформация

Расширенный поиск

Анализ и синтез маршевых тестов запоминающих устройств

Полный текст:

Аннотация

В статье показывается актуальность тестирования запоминающих устройств современных вычислительных систем. Представляются математические модели неисправностей запоминающих устройств и эффективность их обнаружения, в частности, сложных кодочувствительных неисправностей типа PNPSFk, на базе классических маршевых тестов. Приводятся предельные оценки полноты покрытия подобных неисправностей в зависимости от количества запоминающих ячеек, участвующих в неисправности. Обосновывается необходимость синтеза маршевых тестов, характеризующихся высокой эффективностью обнаружения PNPSFk неисправностей. Определяется понятие примитива, обеспечивающего условия активизации и обнаружения различных видов PNPSFk. Приводятся примеры анализа и синтеза маршевых тестов, имеющих различную полноту покрытия PNPSFk неисправностей. Синтезируется маршевый тест March OP, характеризующийся максимальной полнотой покрытия неисправностей PNPSFk и имеющий минимальную временную сложность по сравнению с известными маршевыми тестами, обеспечивающими такую же полноту покрытия сложных неисправностей запоминающих устройств. 

Об авторах

В. Н. Ярмолик
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

д. т. н., профессор, профессор кафедры программного обеспечения информационных технологий

ул. П. Бровки, д. 6, 220013, г. Минск



В. А. Леванцевич
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

м. т. н., старший преподаватель кафедры программного обеспечения информационных технологий

ул. П. Бровки, д. 6, 220013, г. Минск



Д. В. Деменковец
Белорусский государственный университет информатики и радиоэлектроники
Беларусь

м. т. н., старший преподаватель кафедры программного обеспечения информационных технологий

ул. П. Бровки, д. 6, 220013, г. Минск



Список литературы

1. Bushnell, M. L. Essentials of Electronic Testing for Digital, Memory & Mixed-Signal VLSI Circuits / M. L. Bushnell, V. D. Agrawal. – New York: Kluwer Academic Publishers, 2000. – 690 p.

2. Wang, L. T. VLSI Test Principles and Architectures: Design for Testability / L. T. Wang, C. W. Wu, X. Wen. – Amsterdam: Elsevier, 2006. – 808 p.

3. Ярмолик, В. Н. Контроль и диагностика вычислительных систем / В. Н. Ярмолик. – Минск: Бестпринт, 2019. – 387 с.

4. The International Technology Roadmap for Semiconductors: 2003 Edition (ITRS’2003). – San Jose: Semiconductor Industry Association, 2003. – 65 p.

5. Sharma, A. K. Advanced Semiconductor Memories: Architectures, Designs, and Applications / A. K. Sharma. – London: John Wiley & Sons, 2003. – 652 р.

6. Goor, A. J. Testing Semiconductor Memories: Theory and Practice / A. J. Goor. – Chichester: John Wiley & Sons, 1991.

7. Ярмолик, В. Н. Неразрушающее тестирование запоминающих устройств / В. Н. Ярмолик [и др.]. – Минск: Бест- принт, 2005. – 230 с.

8. Ярмолик, С. В. Маршевые тесты для самотестирования ОЗУ / С. В. Ярмолик, А. П. Занкович, А. А. Иванюк. – Минск: Бестпринт, 2009. – 270 с.

9. Marinescu, M. Simple and Efficient Algorithms for Functional RAM Testing: IEEE Int. Test Conf. / M. Marinescu. – IEEE Computer Society Press, 1982. – P. 236–239.

10. Nair, C. Efficient Algorithms for Testing Semiconductor Random-Access Memories: IEEE Int. Test Conf. / C. Nair, S. Thatte, J. Abraham. – IEEE Transactions on Computers, 1978. – vol. 27, no. 6. – P. 572-576.

11. Suk, D. S. A March Test for Functional Faults in Semiconductor Random-Access Memories: IEEE Trans. on Computers / D. S. Suk, S. M. Reddy. – IEEE Transactions on Computers, 1981. – vol. 30, no. 12. – P. 982–985.

12. Goor, A. J. March LR: A test for Realistic Linked Faults: 14th VLSI Test Symposium / A. J. Goor, G. N. Gaydadjiev, V. N. Yarmolik, V. G. Mikitijuk. – IEEE Computer Society Press, 1996. – P. 272–280.

13. Goor, A. J. March LA: A test for Linked Memory Faults: Proc. of the 1997 European Design and Test Conference (ED&TC’97) / A. J. Goor, G. N. Gaydadjiev, V. N. Yarmolik, V. G. Mikitjuk. – IEEE Computer Society Press, 1997. – P. 627.

14. Cheng, K. L. Efficient neighborhood pattern-sensitive fault test algorithms for semiconductor memories: 19th VLSI Test Symposium / K. L. Cheng, M. F. Tsai, C. W. Wu. – IEEE Computer Society Press, 2001. – P. 225–237.

15. Cascaval, P. Efficient March test for 3-coupling faults in random access memories / P. Cascaval, S. Bennett. // Microprocessors and Microsystems. – Elsevier, 2001. – vol. 24, no. 10. – P. 501–509.

16. Kang, D. C. An efficient built-in self-test algorithm for neighborhood pattern sensitive faults in high-density memories: Proc. 4th Korea-Russia Int. Symposium on Science and Technology / D. C. Kang, S. B. Cho. – IEEE Service Center, 2000. – vol. 2 – P. 218–223.

17. Cheng, K. L. Neighborhood pattern-sensitive fault testing and diagnostics for random-access memories / K. L. Cheng, M. F. Tsai, C.W. Wu. // IEEE Transactions on Computer – IEEE Press, 2002. – vol. 21. no. 11. – P. 1328–1336.

18. Cockburn, B. F. Deterministic tests for detecting single V-coupling faults in RAMs / B. F. Cockburn. // Journal of Electronic Testing: Theory Applicat. – Springer, 1994. – vol. 5, no. 1. – P. 91–113.

19. Ярмолик, В. Н. Псевдоисчерпывающее тестирование запоминающих устройств на базе маршевых тестов типа March A / B. Н. Ярмолик, И. Мрозек, С. В. Ярмолик. // Информатика. – Минск, 2020. – № 2 (17). – С. 54–70.

20. Yarmolik, V. N. March ps(23n) test for DRAM pattern-sensitive faults: Proc. of the 7th AsianTest Symposium / V. N. Yarmolik, Y. Klimets, S. Demidenko. – IEEE Computer Society, 1998. – P. 354–357.


Для цитирования:


Ярмолик В.Н., Леванцевич В.А., Деменковец Д.В. Анализ и синтез маршевых тестов запоминающих устройств. Цифровая трансформация. 2021;(2):45-55.

For citation:


Yarmolik V.N., Levantsevich V.A., Demenkovets D.V. Analysis and Synthesis March Memory Tests. Digital Transformation. 2021;(2):45-55. (In Russ.)

Просмотров: 29


Creative Commons License
Контент доступен под лицензией Creative Commons Attribution 4.0 License.


ISSN 2522-9613 (Print)
ISSN 2524-2822 (Online)